// -----------------------------------------------------------------------------
// Copyright (c) 2014-2023 All rights reserved
// *********************************************************************************
// Project Name : BtoD
// Author       : DFY
// File Name    : BtoD.v
// Abstract     : didvde
module BtoD (
	input  wire [ 7:0] 	bcd_in,
	output wire [11:0]  bcd_out	
);

//=================================================================================
// Signal and Parameter declaration
//=================================================================================

wire [1:0] a;
wire [3:0] b,c;


//=================================================================================
// Body
//=================================================================================

assign bcd_out={a,b,c};
assign a=bcd_in/100;
assign b=bcd_in/10%10;
assign c=bcd_in%10;
endmodule 

